说明：一个实现cpld实现简单pci接口的文章，思路比较清晰，可以看看参考。

说明：在一些系统中，经常用到对触发信号延时一段时 间后，再对某些目标信号进行采集，通常这段延时要求 非常精确，还要做到范围可调，一般这种延时的最小时 间单位小于100ns。如果选用普通微控制器，延时系统的操作界面比较容易实现，但是靠软件延时得到结果的准确性较低。考虑到芯片功能、开发环境以及接口方便等问题，最终选用一片常用的AlteraSVCPLD EPM7128SLC3411]作为系统的核心控制部分，来实现 信号延时、输人设定、运行显示的功能。应用Veril- o苦2〕语言，在Altera的Quartus11WebEditio详3〕软件 环境下进行编程仿真，最后烧写芯片进行系统硬件测试

说明：随着社会的发展和科学技术的进步，现代社会对测量仪器的需 求越来越广，对仪器的性能要求也越来越高。在迅速发展的集成电 路技术和计算机技术的推动下，测量仪器也正发生巨大的变化。以 虚拟仪器为代表的新型测量仪器改变了传统仪器的思想，它们充分 利用计算机强大的软硬件功能，把计算机技术和测量技术紧密结合 起来。特别是基于计算机平台的各种测量仪器由于成本低、使用方 便等优点得到了更广泛的应用，在计算机普及率比较高的高等院校， 这种测量仪器对教学和科研都有重要的使用价值。 本文作者在对各种数字测量系统深入研究的基础之上，采用虚 拟仪器的思想，结合计算机的结构特点，设计出一套以计算机为平 台，包含信号采集与显示的综合测试系统。本系统包括有频率计、 示波器、频谱分析仪等多种仪器的功能。能对信号进行综合测量。 系统的关键部分是高速数据采集。系统中的逻辑控制部分采用CPLD 来实现，大大提高了系统的集成度。系统在信号的采样方法上采用 了一种新的方案并进行了试验验证。本文从系统总体设计的角度， 对整个系统的方案设计、制板、调试过程以及试验结果等方面进行 了详细论述。

说明：VHDL学习总结，简要概括了VHDL，非常适合做学习的总结

说明：CPLD实用设计50例，非常经典的CPLD设计，包含50个实际的典型应用，涉及直流电机PWM驱动，编码等内容，有了这50例，举一反三，就会了很多应用

说明：多款FPGA CPLD开发板的原理图，很好的线路设计参考

说明：dp_xiliux 的 CPLD Verilog设计实验,串口演示.代码测试通过.

说明：dp_xiliux 的 CPLD Verilog设计实验,流水灯演示.代码测试通过.

说明：dp_xiliux 的 CPLD Verilog设计实验,时钟演示.代码测试通过.

说明：MAX II CPLD具有灵活的可编程接口，合并了分立的FLASH存储器件，能快速和容易地配置FPGA，DSP，ASIC等。本中文手册将让用户对CPLD有一个宏观的认识。

说明：利用VHDL实现CPLD（EPM240T100C5）的串口发送程序

说明：利用VHDL实现CPLD（EPM240T100C5）的串口接收程序

说明：利用VHDL实现CPLD（EPM240T100C5）的VGA屏幕输出

说明：利用VHDL实现CPLD（EMP240T100C5）的PWM输出

说明：FPGA/CPLD 初级教程 适合与初学者

说明：本实验教程选用Xilinx公司的产品X9572，与之配套的开发软件为ISE4.1i，可进行原理图的输入和VHDL硬件描述语言的输入，并且可利用Modelsim进行功能仿真和时序仿真。

说明：有关verilog的硬件实现VGA设计的代码。

说明：实现基于CPLD的CCD采集系统设计源码

说明：一个在CPLD，EPM70128上实现的PWM控制源程序。

说明：这是有关VHDL的介绍，随着工业的自动化，CPLD与FPGA被越来越广泛的应用于工业控制领域

说明：本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。

说明：基于等精度测量原理的频率计，AT89S52和CPLD,有详细注释。测量准确。

说明：一篇关于软件复位的论文，本文很详细的描述了VHDL语言中的软件复位，包括各种具体解决方案，对FPGA/CPLD设计者来说，相当具有参考价值。

说明：s3c2410开发板cpld源码，希望有些参考价值

说明：cpld ep240硬件开发图纸文档,为CPLD开发提供平台

说明：Verilog教程，讲述Verilog在cpld/fpga中从设计到仿真全过程。

说明：share-2440 开发板的CPLD源代码和烧写说明

说明：MAXplusⅡ入门与提高.rar 一本很经典的入门书 我们老师推荐的

说明：CPLD数字电路设计——使用MAX+plusⅡ入门篇.rar 不能错过的书籍

说明：SD card controller can just read data using 1 bit SD mode. I have written this core for NIOS2 CPU, Cyclone, but I think it can works with other FPGA or CPLD. Better case for this core is SD clock = 20 MHz and CPU clock = 100 MHz (or in the ratio 1:5). If you have a wish you can achieve this core. Good luck