说明：利用v4fpga实现sdram ddr控制器设计，很详细的，很实用的资料

说明：关于DDR，DDR2,DDR3和MMC的标准规范。

说明：SAA7121初始化,能实现PAL NTSC两种制式.一部分来自NXP的FAE,一部分来自GOOGLE.

说明：ddr verilog代码,实现DDR内存控制，是一个高效率的程序

说明：一个使用VHDL设计的具有强大功能的32位CPU，这个文件包含了与之配套的DDR控制器程序！

说明：verilog hdl coding DDR sdram control for fpga

说明：This leon3 design is tailored to the Altera NiosII Startix2 Development board, with 16-bit DDR SDRAM and 2 Mbyte of SSRAM. As of this time, the DDR interface only works up to 120 MHz. At 130, DDR data can be read but not written. NOTE: the test bench cannot be simulated with DDR enabled because the Altera pads do not have the correct delay models. * How to program the flash prom with a FPGA programming file 1. Create a hex file of the programming file with Quartus. 2. Convert it to srecord and adjust the load address: objcopy --adjust-vma=0x800000 output_file.hexout -O srec fpga.srec 3. Program the flash memory using grmon: flash erase 0x800000 0xb00000 flash load fpga.srec

说明：ISE MIG1.6 生成的DDR SDRAM控制器代码（含TESHBENCH）

说明：DDR sdram 包含的完整的源码,仿真的相关文件

说明：The GRLIB IP Library is an integrated set of reusable IP cores, designed for system-on-chip (SOC) development. The IP cores are centered around a common on-chip bus, and use a coherent method for simulation and synthesis. The library is vendor independent, with support for different CAD tools and target technologies. A unique plug&play method is used to configure and connect the IP cores without the need to modify any global resources.

说明：xilinx ddr controler

说明：Sdr SDRAM控制器参考设计,很好的

说明：SDRAM控制器的VHDL实现，pdf格式，有需要多的，联系我

说明：New_DDR333_product_guide_June12手册.rar New_DDR333_product_guide_June12手册.rar

说明：arm控制FPGA的DDR测试代码，共享一下

说明：DDR RAM控制器的VHDL源码，实现平台是Lattice FPGA，功能验证通过

说明：很多嵌入式系统，特别是应用于图像处理与高速数据采集等场合的嵌入式系统，都需要高速缓存大量的数据。DDR（Double Data Rate，双数据速率）SDRAM由于其速度快、容量大，而且价格便宜，因此能够很好地满足上述场合对大量数据缓存的需求。但DDR SDRAM的接口不能直接与现今的微处理器和DSP的存储器接口相连，需要在其间插入控制器实现微处理器或DSP对存储器的控制。

说明：本程序是DDR SDRAM控制器的VHDL程序，由ALTERA 提供

说明：ddr sram的官方文档,介绍了ddr sram的使用及其接口等各方面的消息资料.

说明：ddr_sdram控制器的vhdl代码,里面的地址和数据长度可配置,能满足不同用户的需要.

说明：该程序是在xilinx的FPGA上实现DDR_SDRAM接口，程序是用verylog语言写的

说明：本人正在学习vhdl语言，买了套开发板，这些是配套光盘里的内容，非常难得，网上找不到的

说明：无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操 作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将 导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可 分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上 述四种时钟类型的任意组合。

说明：DDR（双速率）SDRAM控制器参考设计，xilinx提供

说明：DDR控制器的VHDL源代码.采用FPGA实现DDR接口控制器,适用于Altera的FPGA,最高频率可到100M

说明：RAM（Random Access Memory）随机存取存储器对于系统性能的影响是每个PC用户都非常清楚的，所以很多朋友趁着现在的内存价格很低纷纷扩容了内存，希望借此来得到更高的性能。不过现在市场是多种内存类型并存的，SDRAM、DDR SDRAM、RDRAM等等，如果你使用的还是非常古老的系统，可能还需要EDO DRAM、FP DRAM（块页）等现在不是很常见的内存

说明：RAM（Random Access Memory）随机存取存储器对于系统性能的影响是每个PC用户都非常清楚的，所以很多朋友趁着现在的内存价格很低纷纷扩容了内存，希望借此来得到更高的性能。不过现在市场是多种内存类型并存的，SDRAM、DDR SDRAM、RDRAM等等，如果你使用的还是非常古老的系统，可能还需要EDO DRAM、FP DRAM（块页）等现在不是很常见的内存

说明：用VHDL编写DDR SDRAM Controller的源代码

说明：sdram的verilog的源码实现